（５９）並列論理シミュレータ


	マ シ ン：Multi-PSI, PIM
	環　　境：PIMOS, SIMPOS
	言　　語：KL1, ESP
	ソース量：0.4 MB
	文　　書：なし

概要

VLSI-CADにおいて、設計回路の論理、タイミング検証を支援するツールである。

目的

論理シミュレーションは多大な計算時間を必要とすることから、高速な論理シ ミュレータに対する要求が極めて高い。本シミュレータは、並列推論マシンの 性能を引きだし、高速シミュレーションを実現することを目的として開発され た。特に、効率の良い並列処理を実現するため、タイムワープ機構を用いてい る。

仕様

　信号値、遅延モデル　　３値(Hi,Lo,X)、非単一遅延
　入力回路データ　　　　ISCAS'89順序回路フォーマット
　入力ベクタ　　　　　　ランダム（クロックのみ指定サイクルで生成）

構成と特徴

本シミュレータは、前処理部とシミュレーション部からなる。

前処理部では、対象回路を静的に分割する。分割戦略は、縦割り指向戦略であ り、プロセッサ間通信頻度低減、並列性抽出、負荷の均一化を実現する。

シミュレーション部では、時刻管理機構として、タイムワープ機構をもちいて いる。タイムワープ機構は、信号値変化情報をゲート間に伝達するメッセージ の評価順序を分散的に管理するものであり、積極的な見込み処理により高い並 列性を抽出できる。なお、誤りが判明した見込処理については、ロールバック 処理により修正する。

ロールバック処理は、無視できないオーバーヘッドと考えられるため、本シミュ レータでは、アンチメッセージ削減機構、適切なメッセージスケジューリング、 適応型移動時刻界の導入によって、そのコスト、頻度とともに削減する。

参考文献

  1. Y.Matsumoto and K.Taki. Parallel Logic Simulator based on Time Warp and its Evaluation. In Proc. Int. Conf. on Fifth Generation Computer Systems,ICOT,Tokyo,1992.

ＦＴＰ

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