階層再帰並列レイアウト実験システム「Co-HLEX」
概要
回路レイアウト実験システムの試作を通して、並列協調新算法の可能性、並列論理型言語KL１の仕様記述性、並列推論マシンの問題解決能力を実証する。
特徴
ICOT後期で開発中の大規模並列マシンの機能実証ソフトウェアとして、平成元年度、2年度の開発実績をもとにしつつ、電子回路レイアウト問題解決実験システムCo-HLEXを開発している。その特徴は、次の通りである。
●配置・配線処理を、分割・統合両相からなる簡潔な並列再帰形式(HRCTL)で記述
●ストリーム並列プログラミング計算モデルによるシステム記述
●ブロック形状や配線の協調による整合
●グローバル配線法と迷路法を併用した並列配線法を開発
●問題規模(素子数)にほぼ比例した高速性
●PE数にほぼ比例した台数効果
Co-HLEXのシステム構成
●入力:回路ネットデータ、レイアウト予定矩形、予定端子位置。
●処理:
フラットな回路ネットデータからレイアウト用階層プロセスネットを自動生成。
階層再帰並列協調算法(HRCTL:フラクタル)を用いて、予定外形内に回路の配置・配線を生成。
●出力:得られたレイアウトを表ボする。
(1)レイアウト対象回路の表示とレイアウト問題の説明を行う。
(2)入力回路データ(フラット）の自動階層化によるCMPN生成の説明を行う。(3)HRCTLアルゴリズムによる配置・配線の生成過程を説明する。
(4)(2)のデータをレイアウトし、表ホする(46素子のバイポーラア
ナログ回路)。
(5)1O00素子規模のレイアウト例を、別途用意した図面により説明す
る。また、OHPにて、計算性能等を説明する。
並列セル配置実験システム
概要
LSI-CADにおけるセル配置問題を題材として、組合わせ最適化問題に対する並列アルゴリズムの研究開発を行うための実験システムである。回路データとセル情報を入力とし、配線面積の最小化を目的としてセル配置を決定する。
特徴
並列シミュレーテッドアニーリングアルゴリズムを考案
●種々の温度パラメタで、逐次アニーリング処理をそれぞれ個別に並列実行
一高温では大域的探索、低温では局所最適化を行う
●隣接温度問での解(セル配置)の確率的交換による、温度スケジューリングの自動化
セル配置の改善過程の監視と、設計者の介入が可能
●セル配置評価値の実行時グラフ表示
●配置改善を一時中断し、設計者がセル位置修正後、再び実行継続可能