概要

VLSI市場の拡大に伴い、高品質な設計を短期間で行うことので
きる設計支援システムの実現が強く望まれている。co-LODEXは
面積と時間に関する制約条件を受け取り、その制約条件を満た
すCMOSスダンダ―ドセルの回路（ネットリスト）を出力する。
さらに、面積または時間について厳密に最適な回路を設計する
こともできる。複数のプロセッサによる並列処理とその間の協
調動作により、短いターンアラウンドタイムが実現された。

特徴

(1)最適化機能
対応する制約条件を厳しくして繰り返すことにより、面積また
は時間について厳密に最適な回路が設計できる。

(2)評価・再設計機構
制約違反の十分条件(Nogood Justification:NJ)を利用して評
価・再設計を行う。

(3)協調設計機構
設計の単位となるエージェントは、設計結果(成功の場合)あ
るいはNJ(失敗の場合)を交換することにより協調する。




co-LODEXの構成 

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