付属資料4　SIAロードマップ

　SIA(Semiconductor Industry Association)ロードマップは、米国の半導体工業会(SIA)が行っている、CMOSを中心としたデバイス技術の将来予想であるが、これまで、1992年版、1994年版、1997年版が公表されている。このロードマップは、単に米国の目標を表すだけでなく、グローバルな技術開発指標になっており、最近では、その世界版を作成しようという動きもある。本資料では、これまで公表された３つのSIAロードマップについて、主な諸元を図表の形で併記し、1997年ロードマップと従来ロードマップの比較を行う。

1. DRAM

1.1 DRAM最小寸法

　チッププロセスを表現する最小寸法は、97年版からDRAM HALF−PITCHとMPU GATEに分離されてマッピングされるようになった。これまでの、ロードマップの最小寸法とDRAM HALF−PITCHを重ねてプロットすると図1のようになり、ほぼ一致する。

　97年版ロードマップでは、1年程度の前倒しとなっているが、現実に、1999年初め、三星が0.18μmプロセスによる256Mbit DRAMの出荷を予定している。

1.2 DRAM集積度

　 図2にプロットした結果を示すが、DRAM集積度も1年の前倒しとなっている。実際の256Mbit DRAMの出荷は、1999年初めの三星が最初となる可能性が大きい。

1.3 DRAMチップサイズ

　図3にDRAMチップサイズのプロットを示すが、近い将来は、これまでの予想よりやや大きめで、将来は従来の予想の大きさになるとしている。

2. MPU

2.1 MPU最小寸法 (ゲート長)

　これは、1997年版のみ収録されているのでその値を表1に示す。

　これらの値をIntel社の予定しているロードマップと比較する。 Intelロードマップを図4に示す。

　130nmプロセス投入は、2001年第一四半期といわれており、Intelの微細化の加速のアナウンスはあるが、このままでは2001年120nmの達成は微妙である。

　しかしながら、SPIE(The International for Optical Engineering)の 第23回国際シンポジウムでTexas大とDupontが発表した光リソグラフィの技術が本物であれば画期的に世代が進むので、表1のロードマップも夢ではない。発表の内容を以下に示す。

1. 0.08μmの線幅を波長193nm（ArF)の紫外光を用いて切った。
2. Texas大学Austin校のgraduate student teamがレジストを開発。
   DuPont Photomasks Inc.がフォトマスクを開発した。
3. Sematechのfundを受けた研究である。

2.2 MPUトランジスタ数

　トランジスタ数は、ほぼ予想通りの推移をしていると考えられる。

2.3 MPUチップサイズ

　チップサイズの推移は、これまでの予想より大き目になるとされている。

2.4 MPU 層数

　配線用酸化膜層数は、1997年版ではかなり前倒しで増加している。これは、MPUの世代交代を早める要因になると考えられる。

2.5 CPUクロック

　MPUクロックの推移を図8に示す。97年版は、ハイエンドと商用の二種類に分離されたが、ハイエンドでは２倍以上、商用においてさえ、かなり加速され、2〜３割以上の高速化が予想されている。

2.6 MPU動作電圧

　動作電圧は、1年程度の前倒しで推移すると予想されている。

2.7 MPU消費電力

　消費電力は、以前からの予想に比べ、5-10%の減少が予想されている。

2.8 CHIP I/O数

　1997年版の高性能チップで比較すると、2007年位までは従来の予測より2割程度の増加が見込まれているが、その後急速に増加する。

3. ウエハサイズ

　ウエハサイズは、従来予想とほぼ同じかやや大き目なると予想されている。これは、DRAM、MPUのチップサイズが大きくなることを反映している。